vhdl 逻辑与（使用逻辑运算式实现基本逻辑门的vhdl描述）

vhdl 逻辑与，原文标题：VHDL描述基本逻辑门。

简单地说，逻辑门是数字电路的基本结构，所有数字电路都由与门和、与非门、或非和反相器组成。逻辑门电路常用于各种电子设备硬件，如计算机、数字手表、电视、手机…

1，非门，又称反相器，简称非门，是逻辑电路的基本单元。非门有一个输入和一个输出端。当其输入端为高电平（逻辑1）时输出端为低电平（逻辑0），当其输入端为低电平时输出端为高电平。也就是说，输入端和输出端的电平状态总是反相的。非门的逻辑功能相当于逻辑代数中的非,电路功能相当于反相,这种运算亦称非运算。

非门符号

非门真值表

非门真值表

VHDL 代码

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity NOT_GATE is

Port ( A : in STD_LOGIC;

B : out STD_LOGIC);

end NOT_GATE;

architecture Behavioral of NOT_GATE is

begin

B <= NOT A;

end Behavioral;

仿真波形

非门仿真波形

2，与门是执行“与”运算的基本逻辑门电路。有多个输入端，一个输出端。当所有的输入同时为高电平（逻辑1）时，输出才为高电平，否则输出为低电平（逻辑0）。

与门符号

与门真值表

与门真值表

VHDL 代码

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity AND_GATE is

Port ( A : in STD_LOGIC;

B : in STD_LOGIC;

C : out STD_LOGIC);

end AND_GATE;

architecture Behavioral of AND_GATE is

begin

C <= A AND B;

end Behavioral;

仿真波形图

与门仿真波形图

3，与非门是数字电路的一种基本逻辑电路。若当输入均为高电平，则输出为低电平；若输入中至少有一个为低电平，则输出为高电平。与非门是与门和非门的叠加。

与非门符号

与非门真值表

与非门真值表

VHDL 代码

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity NAND_GATE is

Port ( A : in STD_LOGIC;

B : in STD_LOGIC;

C : out STD_LOGIC);

end NAND_GATE;

architecture Behavioral of NAND_GATE is

begin

C <= A NAND B;

end Behavioral;

与非门仿真波形图

4，或门又称或电路、逻辑和电路。或门有多个输入端，一个输出端，只要输入中有一个为高电平时（逻辑“1”），输出就为高电平（逻辑“1”）；只有当所有的输入全为低电平（逻辑“0”）时，输出才为低电平（逻辑“0”）。

或门符号

或门真值表

或门真值表

VHDL 代码

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity OR_GATE is

Port ( A : in STD_LOGIC;

B : in STD_LOGIC;

C : out STD_LOGIC);

end OR_GATE;

architecture Behavioral of OR_GATE is

begin

C <= A OR B;

end Behavioral;

或门仿真波形图

或门仿真波形图

5，或非门是数字逻辑电路中的基本元件，实现逻辑或非功能。有多个输入端，一个输出端，多输入或非门可由2输入或非门和反相器构成。只有当两个输入A和B为低电平时输出为高电平。

或非门符号

或非门真值表

或非门真值表

VHDL 代码

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity NOR_GATE is

Port ( A : in STD_LOGIC;

B : in STD_LOGIC;

C : out STD_LOGIC);

end NOR_GATE;

architecture Behavioral of NOR_GATE is

begin

C <= A NOR B;

end Behavioral;

或非门仿真波形图

或非门仿真波形图

6，异或门是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端。若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。亦即，如果两个输入不同，则异或门输出高电平。

异或门符号

异或门真值表

异或门真值表

VHDL 代码

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity XOR_GATE is

Port ( A : in STD_LOGIC;

B : in STD_LOGIC;

C : out STD_LOGIC);

end XOR_GATE;

architecture Behavioral of XOR_GATE is

begin

C <= A XOR B;

end Behavioral;

异或门仿真波形图

异或门仿真波形图

7，同或门也称为异或非门，是数字逻辑电路的基本单元，有2个输入端、1个输出端。当2个输入端中有且只有一个是低电平时，输出为低电平。亦即当输入电平相同时，输出为高电平。

同或门符号

同或门真值表

同或门真值表

VHDL 代码

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity XNOR_GATE is

Port ( A : in STD_LOGIC;

B : in STD_LOGIC;

C : out STD_LOGIC);

end XNOR_GATE;

architecture Behavioral of XNOR_GATE is

begin

C <= A XNOR B;

end Behavioral;

同或门仿真波形图

同或门仿真波形图

本文《vhdl 逻辑与（使用逻辑运算式实现基本逻辑门的vhdl描述）》由网赚联盟（ wangzhuan.org.cn ）整理或原创，感谢您的阅读。

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